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Synopsys Design Compiler

Synopsys Design Compiler

Software de síntese lógica ASIC para compilar Verilog, VHDL e System Verilog na máscara GDSII para fabricação de IC.
A Synopsys oferece o Design Compiler 2010 que fornece uma aceleração dupla do fluxo de síntese e implementação física.Os designers de RTL podem executar e se explorar a planta para identificar e corrigir problemas com a planta com antecedência.

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Alternativas ao Synopsys Design Compiler para todas as plataformas com qualquer licença

Scriptum

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O Scriptum é um editor de texto gratuito focado no design VHDL e Verilog, executando no Windows e Linux.Usando uma interface de várias janelas de documentos combinada com as guias, oferece um ambiente elegante para editar arquivos VHDL, Verilog e outros idiomas.
Synplify Pro

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Front-end genérico de síntese de FPGA para FPGAs como Xilinx e Altera.